随着系统复杂性日益增加，仅靠 Zynq 器件无法提供相同的性能，需要将纯 RTL 模块或可编程逻辑 (PL) 与 Zynq 集成在一起。由于 Zynq 与高级可扩展外设 (AXI) 一起使用，FPGA 工程师必须对将 AXI 接口添加到 Verilog RTL 有基本的了解。AXI4 提供不同的变体以满足不同的应用需求。了解更简单的变体（例如 AXI Lite 和 AXI 流接口）为了解复杂的 AXI4 变体（例如 AXI Full）奠定了基础。
本课程侧重于使用 Vivado IP Integrator 和 Vivado RTL 集成为纯 Verilog 模块构建自定义 AXI 接口。有四种方法可以实现将 AXI 接口添加到 Verilog RTL 即。使用 Vivado IP Packager、Vivado RTL 集成、使用 System Generator、使用 Vivado HLS。本课程讨论了两种方法，即。Vivado IP Packager 和 Vivado RTL 集成详细介绍了一个简单的示例以及创建的 IP 与 Zynq 器件的集成演示。它还将讨论一些基本设备驱动程序的创建，展示如何编写软件来访问定制外设上的寄存器。
视频：.mp4 (1280×720, 30 fps(r)) | 音频：aac，44100 Hz，2ch | 大小：2.96 GB
类型：电子学习视频 | 时长：69 节课（7 小时 3 分钟）| 英语语言
你会学到什么
- 构建自定义 AXI Slave Lite 接口
- 使用自定义 AXI Slave Lite 接口处理中断
- 使用 Vivado 模板创建自定义 AXI 流接口
- 使用 Verilog RTL 构建自定义 AXI 流接口
- 为自定义 AXI 接口编写驱动程序
- 自定义 AXI 接口与 Zynq 器件的接口
要求
- Xilinx 驱动程序和嵌入式设计流程的基础知识
本课程适用于谁
- 任何希望在为 Zynq 设备设计定制 AXI 接口方面积累专业知识的人
- 使用 Verilog RTL 开发硬件加速器
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