全球电子设计创新的领导者 Cadence Design Systems, Inc. 推出了 INNOVUS 21.10.000，它是更广泛的 Cadence 数字和签核套件的一部分，它为客户提供集成的完整流程，提供可预测的设计关闭路径，以及支持 Cadence 的智能系统设计策略，加速 SoC 设计的卓越。
Cadence INNOVUS是新一代的芯片物理设计实现解决方案，使系统芯片（system-on-chip，SoC）开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积（PPA）指标的的设计。Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动，在先进的纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10%到20%的功耗、性能和面积指标，并实现最高达10倍的全流程提速和容量增益。
Cadence Innovus Implementation System针对最具挑战性的设计以及最新的 FinFET 16nm、14nm、7nm 和 5nm 工艺进行了优化，帮助您以更快的速度加快设计起步。Innovus 系统在布局、优化、布线和时钟方面具有独特的新功能，其架构可考虑设计流程中的上游和下游步骤和影响。这种架构最大限度地减少了设计迭代，并提供了您更快进入市场所需的运行时间提升。使用 Innovus 系统，您将能够以更低的风险构建集成的差异化系统。
Innovus 系统具有多种关键功能。它的大规模并行架构可以处理大型设计并利用多核工作站上的多线程以及计算机网络上的分布式处理。
基于成熟的 NanoRoute 引擎，具有跟踪感知时序优化的下一代松弛和功率驱动路由在早期解决了信号完整性问题并改善了布线后的相关性。Innovus 系统包括全流程多目标技术，可同时进行电气和物理优化。它还通过通用 UI 和用户命令与综合和签核工具共享可定制的流程。因此，您可以利用强大的报告和可视化功能，提高整个数字流程的设计效率和生产力。
随着块大小在单元数和复杂性方面的增长，需要在平面图中定位的宏数量正在爆炸式增长。Innovus 系统提供混合宏和标准单元放置，可以自动生成宏位置，从而将创建最佳平面图的时间从几天缩短到几小时。
机器学习计算机科学的最新进展与数字实施流程非常相关。Innovus 系统结合了机器学习技术，可为最具挑战性的高性能模块提供最佳 PPA。设计师可以完全控制机器学习培训，以确保针对他们的特定设计要求进行定制。
Cadence 的 Genus 综合解决方案与 Innovus 系统紧密集成，可实现从 RTL 综合到实施的无缝转移。借助用于 Genus 物理综合的 GigaPlace 和 GigaOpt 引擎的共享布局和优化技术，这为高级节点设计融合提供了巨大优势。
随着最新 FinFET 工艺节点的电压降低，IR 和 EM 约束变得越来越重要。Innovus 系统包括全面的电源完整性感知布局、优化、时钟树和布线功能，以确保在实施期间解决 IR 和 EM 违规问题，而不会影响最终 PPA。
Cadence’s Tempus Timing Signoff Solution, Quantus Extraction Solution, 以及 Voltus IC Power Integrity Solution与 Innovus 系统集成。通过这种集成，您可以在物理实现的早期阶段准确地模拟寄生、时序、信号和电源完整性效应，并在这些电气指标上实现更快的收敛，从而实现更高效的设计收敛。
Product: Cadence INNOVUS
Version: 21.10.000 (INVS20.10-p004_1) Base release *
Supported Architectures: x86
Website Home Page : http://www.cadence.com
Languages Supported: english
System Requirements: RHEL 6 (lnx86)
Size: 5.8 Gb
