欢迎购买学习《2024版FPGA设计中AXI4总线实现视频教程》，本课程将将学习了解 Intel/Altera 或 AMD/Xilinx 中下一个 FPGA 设计的 AXI4 总线实现。
针对 AXI4 总线协议各个方面的完整教学系列，包括 AXI4 Stream、AXI4-Lite 和 AXI4。每种类型的 AXI4 都有详细描述的总线流、握手和信号要求。包括 AXI4 每个子集中主站和从站的示例实现，以及使用 edaplayground 和 vivado 中的示例测试台进行的模拟演示，包括使用带有 AXI4 协议检查的 vivado 框图。
我们了解每种 AXI4 风格之间的差异，其中 AXI4 Stream 协议用于从主设备到从设备的单向批量数据传输，无需寻址信息。 AXI4 Stream 协议最容易实现，也是最常见的。
AXI4-Lite 协议是我们学习如何实现的另一个通用接口。我们全面了解 AXI4-Lite 主站如何与 AXI4-Lite 从站通过地址和数据进行握手，并允许单字写入和读取，以及从站对有效或错误事务的响应。
完整的 AXI4 协议提供最高的数据带宽，突发模式高达 256 个字（大小为 128 字节）。由于有 5 条独立的总线，包括地址写入总线、数据写入总线、地址读取总线、读取总线和写入响应总线，每条总线都有单独的握手，因此成功实现 RTL 组件需要广泛的理解。
Published 2/2024
Created by Scott Dickson
MP4 | Video: h264, 1280×720 | Audio: AAC, 44.1 KHz, 2 Ch
Genre: eLearning | Language: English | Duration: 16 Lectures ( 8h 6m ) | Size: 3.88 GB无字幕，带源文件，课程试看：https://pan.baidu.com/s/1Tm6FxSXsuXtBxyIZYMYtig?pwd=hkwt
你将会学到的
- 了解基于 FPGA 的 AXI4 总线协议，包括 AXI4-Lite 和带有 RTL/VHDL 和 Verilog 验证的 AXI4 Stream
- AXI4 总线信号和主/从握手
- 验证 AXI4 协议以及与供应商 IP 的接口
- 使用示例代码文件进行 Verilog 和 VHDL 仿真演示
要求
- 了解 VHDL 或 Verilog 中的基本 FPGA 逻辑设计。一些行为模拟器的经验可能会有所帮助。
