VLSI Industry 分为两个流行的分支，即系统设计和系统验证。Verilog、VHDL 仍然是大多数在该领域工作的设计工程师的热门选择。虽然，可以使用硬件描述语言进行初步功能验证。硬件描述语言在执行代码覆盖分析、角落案例测试等方面的能力有限，实际上有时用 HDL 执行这种检查变得不可能。
因此，诸如 SystemVerilog 之类的专业验证语言开始成为设计验证的主要选择。
SystemVerilog 面向对象的特性允许继承、多态等特性，增加了在设计中查找 HDL 根本无法找到的关键错误的能力。
与设计数字系统相比，验证肯定更加棘手和有趣，因此它由大量 OOP 的构造组成，而不是 Verilog。SystemVerilog 是数字系统验证验证工程师中最受欢迎的选择之一。这个旅程将带您了解用于编写 SystemVerilog 测试平台和执行芯片验证的最常用技术。该课程的结构使任何希望了解 System Verilog 的人都能理解所有内容。最后，实践是成为专家的关键。
MP4 | 视频：h264, 1280×720 | 音频：AAC，44.1 KHz，2 Ch
类型：eLearning | 语言：英语 + 英语字幕srt | 时长：211 节课（13 小时 57 米）| 大小：4.34 GB
你会学到什么
- 用于 RTL 验证的 SystemVerilog 基础知识
- 面向 FPGA 工程师的 OOP 基础知识
- 约束随机验证方法的基础
- 分层测试平台架构的基础知识
- 创建生成器、驱动程序、监视器、记分牌、环境类
- SV的数组、队列、动态数组、任务和方法
- SV的进程间通信和随机化
要求
Verilog 和数字电子学基础
本课程适用于谁
任何希望迁移到 SystemVerilog 测试平台进行 RTL 验证的人
课程系列
SystemVerilog验证全面学习培训视频教程第1部分：基础入门知识
SystemVerilog验证全面学习培训视频教程第2部分：通用外设存储器和总线协议验证
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